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- SemiAnalysis对英特尔Panther Lake处理器进行了深度拆解分析，主要观点包括：(1) Panther Lake是英特尔18A制程的首个商用产品，首次实现背面供电(BSPDN/PowerVia)和栅极全包围(GAAFET/RibbonFET)晶体管，标志着英特尔从工艺路线图走向实际硅片出货的重要里程碑；(2) 18A的计算逻辑密度与台积电N3E相当，但在峰值密度上仍落后于台积电N3P、N2及三星SF2；(3) CPU核心仅为增量更新，高端GPU仍采用台积电N3E工艺；(4) 采用Foveros-S先进封装，分离计算、GPU和I/O芯片，实现模块化和可扩展性；(5) NPU 5相比NPU 4面积缩减36.9%，整合度大幅提升；(6) GPU在英特尔3和台积电N3E上的实现差异显著，N3E密度明显更高。
SemiAnalysis通过其STEEL拆解实验室对英特尔Panther Lake处理器进行了深度物理拆解分析，这是英特尔18A制程的首个商用消费级产品。报告的核心结论是： ：Panther Lake实现了三项行业首创——首次商用背面供电(BSPDN/PowerVia)、英特尔首款栅极全包围晶体管(GAAFET/RibbonFET)、以及展示Foveros-S先进封装能力。英特尔从模糊的路线图阶段进入实际硅片出货阶段。 ：18A计算逻辑密度与台积电N3E相当，但仍不领先N3P、N2和三星SF2。这是英特尔重新获得竞争性制造能力道路上的重要进展，但尚未达到领先。 ：CPU核心仅是增量更新（Cougar Cove P-core和Darkmont LP E-core），高端GPU仍使用台积电N3E工艺，高端I/O也使用台积电N6。 ：Foveros-S将计算tile、GPU tile和I/O tile分离组装在无源基底上，仅在计算tile使用18A，GPU和I/O使用更成熟工艺。
- PowerVia背面供电技术 ：PowerVia是英特尔的BSPDN方案，将主电源网络从晶圆正面迁移到背面，与正面信号布线分离。技术实现包括： 正面：M0-M14信号堆叠 背面：BM0-BM5电源堆叠 通过nano-TSV（钼衬里钨通孔）连接两侧 ： 使用双层AlOₓ作为刻蚀停止层，提供两个保护终点 BM0的最小间距与逻辑行高匹配 背面堆叠从BM0-BM2的细间距过渡到BM3-BM5的粗电源分配 nano-TSV从正面刻蚀形成，在基底去除后从背面暴露 ：三星SF2仍保持电源在正面，使用Ti基接触界面和Ta基阻挡层，Co衬里包裹Cu布线。PowerVia使18A标准单元行可以在单元内通过nano-TSV供电，释放正面布线资源。
- RibbonFET晶体管架构 ： 英特尔堆叠，三星堆叠 英特尔使用HfOx栅介质，La偶极子调谐，TiAl/TiN功函数金属 三星片宽范围约19-30nm（NPU行）到37-50nm（CU单元） 英特尔PMOS堆叠在片间留出更多空间填充W 英特尔NMOS堆叠更厚，W主要在上部沟槽 ： 使用Mo衬里替代传统TiN阻挡层，增加W填充有效导电体积 18A通过BSPDN将逻辑单元下的硅衬底替换为电介质，去除寄生导电路径 但代价是削弱了通过硅的直接散热路径，使封装散热更重要
- 工艺密度分析 （Bohr模型）： 英特尔18A P-core与台积电N3E GPU逻辑密度相似 18A比英特尔3 GPU示例密度高18.6% 18A采用5轨逻辑库，N3E和英特尔3采用7轨逻辑库 18A逻辑单元高度更紧凑，M0几何更宽 ： 18A P-core M0截面积是N3E的2.63倍 按路由间距归一化后是N3E的1.84倍 DDR-PHY的M0截面积大于18A核心区域，但归一化后仍高于N3E
- SRAM和DDR PHY设计 ： GAA架构允许通过纳米片宽度调节PU:PG:PD强度比 L2单元PU使用最窄片，PD使用最宽片 HCC（高电流单元）无需辅助电路运行 HDC（高密度单元）使用负位线写辅助 4片纳米片周长 = 8 × (宽度 + 厚度) ： 用密度换取受控的模拟行为和可靠的片外信号传输 更宽的本地布线为电流传输提供空间，分离敏感信号 使用重复的四片器件结构，便于匹配和可编程驱动
- 计算Tile架构对比 ： 面积基本不变，但L2容量从2.5 MiB增至3 MiB（增加20%） 共享P-core L3缓存缩小14.8% 漏电流降低得益于RibbonFET更紧的沟道控制 PowerVia减少供电压降，允许更紧的电压保护带 ： 4核集群面积缩小5.0% 1 MiB L2区域缩小8.4% 1.5 MiB L2区域缩小14.9% 标签阵列少一行 ： 面积减少 NCE数量从6个降至3个，但每个NCE的MAC阵列增大22.6% scratchpad和SHAVE DSP从12个减至6个 新增原生FP8支持 满足微软Copilot+ PC的40 TOPS要求
- GPU Tile实现对比 ： ：4 Xe3核，英特尔3工艺，4 MiB L2（4个1 MiB库） ：12 Xe3核，台积电N3E工艺，16 MiB L2（8个2 MiB库） ： GT1的Xe核心比GT2大约，比Lunar Lake大约 GT2的N3E宏存储16 KiB（英特尔3宏仅8 KiB），密度高30%（约23.7 Mbit/mm² vs 18.3 Mbit/mm²） 包含库级电路后，GT2约16.9 Mbit/mm² vs GT1约10.4 Mbit/mm² 共享L1/SLM容量从192 KiB增至256 KiB（增加33%），面积仅增5% ： Xe3保留每核8个512位向量引擎和8个2048位XMX引擎 通过更多驻留线程隐藏停顿 可变寄存器分配让着色器在线程数与每线程寄存器数间权衡
- I/O Tile设计 （均为台积电N6）： 较小版：4 PCIe 5.0 + 8 PCIe 4.0通道 较大版：12 PCIe 5.0 + 8 PCIe 4.0通道（共20通道） 较小版增加了PCIe 4.0块和Thunderbolt块 复用经过验证的PHY和控制器，避免在18A上进行接口移植和重新认证
- Foveros-S先进封装 ： 标称36 µm间距的微凸点 局部间距约25.24 µm，特征宽度12.33 µm 计算、GPU、I/O芯片分离在无源硅基底上呈2.5D排列 微凸点连接活动芯片到无源基底 基底TSV连接到封装基板，再扇出到主板焊点 ： 仅计算tile使用18A，GPU和I/O使用更成熟、更具成本效益的工艺 小芯片良率更高，筛选后可防止单个不良芯片消耗完整封装 设计复用可在更多产品间分摊设计和认证工作 代价：无源基底、D2D电路、额外键合和测试步骤
- Wildcat Lake对比 ： 2026年4月16日发布的Wildcat Lake采用18A但移除无源基底 将更多功能集成在单一芯片上 最多2个Cougar Cove P-core + 4个Darkmont LP E-core + 2个Xe3核 + 较小NPU 单独的Platform Controller Die通过UCIe连接（英特尔首款采用该标准的处理器）
本报告为技术拆解分析报告，不涉及具体股票估值或评级。但报告揭示了以下产业意义： ：18A制程的商用化证明了英特尔重新获得先进制造能力的潜力，但仍需在峰值密度上追赶台积电N2和三星SF2。 ： 台积电N3E在密度上仍略优于英特尔18A 台积电N3P、N2在峰值密度上领先 三星SF2作为唯一的GAA代工节点（无BSPD），成为有用的参考点 ：通过分块封装策略，将18A限制在计算tile，使GPU和I/O继续使用更成熟的工艺，降低整体成本并加快产品上市。 ：英特尔NPU 5的FP8支持和效率提升，Xe3 GPU架构改进，以及与Copilot+标准的兼容性，使其在AI PC市场竞争中保持竞争力。
：18A作为英特尔首个采用BSPDN和GAA的制程，工艺复杂度大幅增加，良率和成本控制仍存在不确定性。 ：18A密度仍落后于台积电N2和三星SF2，长期竞争力存疑。 ：Foveros-S分块封装增加基底、D2D电路、键合和测试成本，可能影响产品定价竞争力。 ：BSPDN将硅衬底替换为电介质，削弱了直接散热路径，使封装散热设计变得更加重要。 ：高端GPU仍依赖台积电N3E工艺，限制了英特尔在芯片制造端的独立性。 ：AMD、高通等竞争对手在制程和AI能力上的快速进步，可能压缩英特尔的市场空间。
总体总结
主题正文
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- SemiAnalysis对英特尔Panther Lake处理器进行了深度拆解分析，主要观点包括：(1) Panther Lake是英特尔18A制程的首个商用产品，首次实现背面供电(BSPDN/PowerVia)和栅极全包围(GAAFET/RibbonFET)晶体管，标志着英特尔从工艺路线图走向实际硅片出货的重要里程碑；
- SemiAnalysis通过其STEEL拆解实验室对英特尔Panther Lake处理器进行了深度物理拆解分析，这是英特尔18A制程的首个商用消费级产品。
- ：Panther Lake实现了三项行业首创——首次商用背面供电(BSPDN/PowerVia)、英特尔首款栅极全包围晶体管(GAAFET/RibbonFET)、以及展示Foveros-S先进封装能力。
- ：CPU核心仅是增量更新（Cougar Cove P-core和Darkmont LP E-core），高端GPU仍使用台积电N3E工艺，高端I/O也使用台积电N6。
- ：Foveros-S将计算tile、GPU tile和I/O tile分离组装在无源基底上，仅在计算tile使用18A，GPU和I/O使用更成熟工艺。
- GT2的N3E宏存储16 KiB（英特尔3宏仅8 KiB），密度高30%（约23.7 Mbit/mm² vs 18.3 Mbit/mm²）
- ：英特尔NPU 5的FP8支持和效率提升，Xe3 GPU架构改进，以及与Copilot+标准的兼容性，使其在AI PC市场竞争中保持竞争力。
- ：Foveros-S分块封装增加基底、D2D电路、键合和测试成本，可能影响产品定价竞争力。