📢 🔍 🔍 🔍 📌中国最大的 DRAM 制造公司长鑫存储（CXMT）虽已开始第四代高带宽内存（HBM3）的试生产，但其初期良率始终难以提升。据悉，该产品的良率仅
- 序号：375
- 星球链接：打开网页
- 附件：图片 0，音频 0，文档 0
- 音频文件：无音频
图片
无图片
正文
📢 🔍 🔍 🔍
📌中国最大的 DRAM 制造公司长鑫存储（CXMT）虽已开始第四代高带宽内存（HBM3）的试生产，但其初期良率始终难以提升。据悉，该产品的良率仅停留在 25%，这一数值还不到半导体行业大规模量产标准 “黄金良率” 80% 的三分之一。与 SK 海力士从 2022 年开始量产同类产品并实现 90% 以上良率相比，两者之间存在明显差距。业内认为，造成这一差异的根本原因在于用于将多层 DRAM 堆叠并连接起来的核心工艺 —— 硅穿孔电极（TSV）技术成熟度上的差异。 🔹 📌据熟悉 CXMT 情况的半导体设备行业高层人士 9 日透露，该公司 HBM3 8 层堆叠产品在前道工序中的良率仅约为 30%。即便在经过前道工序后仍能存活下来的产品，经过后道工序处理后也只有大约 70% 能被认定为合格品。简单来说，如果开始生产 100 个 HBM3 产品，其中就有近 80 个会在最终测试中不合格。 📌据报道，CXMT 将这样生产出的少量 HBM 样品供应给阿里巴巴 T-Head、康普顿等中国公司，同时持续努力提升产品良率。问题并不出在 DRAM 本身的微缩工艺技术上。半导体设备行业的相关人士表示：“CXMT 采用 G4，（17 纳米级）工艺生产的普通 DRAM 本身并没有太大问题，” 并进一步解释称：“不过，用于 HBM 的 DRAM 芯片面积比普通产品更大，其电气性能要求也更为严格，即便使用相同的工艺，要达到合格标准也困难得多。” 📌这意味着，尽管 CXMT 在制造普通 DRAM 方面的基础技术水平已达到相当高的程度，但在将其转化为高性能产品 HBM 的环节却出现了瓶颈。业内认为，这一瓶颈的核心就在于 TSV 工艺。 🔹 📌TSV 是 “硅通孔（Through Silicon Via）” 的缩写，指的是在像 HBM 那样将 DRAM 多层堆叠时，用于垂直贯穿各层并实现电信号传输的微小铜质导线。在将 DRAM 晶圆加工到仅有头发丝粗细几分之一、几十微米厚的程度后，这是在那块极薄的硅片上钻数千个微小孔洞，并用铜将其彻底填满的极高难度工艺。哪怕只有一个孔洞出现偏差或未能被完全填满，整层材料都可能被判定为不合格品，因此它属于半导体制造工艺中对精度要求最高的工序之一。 🖼️介绍三星电子的引线键合与 TSV 技术结构的图片，由三星电子提供 📌业内普遍认为，正是在这一工艺上，CXMT 与行业领先公司之间的技术差距变得最为明显。根据半导体分析机构 Nomad Semi 的分析，以三星电子的 HBM2（第二代 HBM）为标准，每块芯片上的 TSV 数量超过 5000 个，SK 海力士的 HBM3 则超过 8000 个，而 CXMT 的数量仅在 3000 个，带宽有所损失，但工艺难度降低。即便如此，CXMT 的良率依然远低于三星和 SK 海力士。就连 SK 海力士也曾公开表示，2024 年时其仅使用 TSV 的工艺良率仅为 40% 至 60%，由此可见，对于行业内的领先公司而言，TSV 工艺依然是一项极具挑战性的技术。 📌在将芯片实际堆叠起来的后工序（层叠与键合）阶段，也会出现良率下降的问题。8 个芯片中的任何一个出现对位偏差、接合部位出现微小气泡，或是在层压过程中出现翘曲变形，那么整个堆叠结构都会被判定为不良品。随着层数的增加，可能出现问题的环节也随之增多，因此难度会呈指数级上升。鉴于 CXMT 在 8 层堆叠时就已经出现如此低的良率，有观点认为，若未来要转向 12 层或更高层级的堆叠，其面临的挑战将会更加严峻。 📌半导体行业相关人士表示：“TSV 工艺需要多年反复积累的成熟技术才能实现稳定的良率。虽然中国公司在 DRAM 本身的微缩工艺技术上已经迅速缩小了差距，但 TSV、键合等后道工艺的技术则难以在短时间内赶上。” 他进一步补充道：“不过，三星电子也在今年 2 月面临 HBM4（第六代 HBM）初期量产良率低于 60% 的问题，但仅在 6 个月后就将良率提升到了 80%，因此现在就断言 CXMT 的 25% 良率属于失败还为时过早。”
总体总结
主题正文
- 业内认为，造成这一差异的根本原因在于用于将多层 DRAM 堆叠并连接起来的核心工艺 —— 硅穿孔电极（TSV）技术成熟度上的差异。
- 📌据熟悉 CXMT 情况的半导体设备行业高层人士 9 日透露，该公司 HBM3 8 层堆叠产品在前道工序中的良率仅约为 30%。
- 半导体设备行业的相关人士表示：“CXMT 采用 G4，（17 纳米级）工艺生产的普通 DRAM 本身并没有太大问题，” 并进一步解释称：“不过，用于 HBM 的 DRAM 芯片面积比普通产品更大，其电气性能要求也更为严格，即便使用相同的工艺，要达到合格标准也困难得多。
- 📌TSV 是 “硅通孔（Through Silicon Via）” 的缩写，指的是在像 HBM 那样将 DRAM 多层堆叠时，用于垂直贯穿各层并实现电信号传输的微小铜质导线。
- 根据半导体分析机构 Nomad Semi 的分析，以三星电子的 HBM2（第二代 HBM）为标准，每块芯片上的 TSV 数量超过 5000 个，SK 海力士的 HBM3 则超过 8000 个，而 CXMT 的数量仅在 3000 个，带宽有所损失，但工艺难度降低。
- 就连 SK 海力士也曾公开表示，2024 年时其仅使用 TSV 的工艺良率仅为 40% 至 60%，由此可见，对于行业内的领先公司而言，TSV 工艺依然是一项极具挑战性的技术。
- 鉴于 CXMT 在 8 层堆叠时就已经出现如此低的良率，有观点认为，若未来要转向 12 层或更高层级的堆叠，其面临的挑战将会更加严峻。
- ” 他进一步补充道：“不过，三星电子也在今年 2 月面临 HBM4（第六代 HBM）初期量产良率低于 60% 的问题，但仅在 6 个月后就将良率提升到了 80%，因此现在就断言 CXMT 的 25% 良率属于失败还为时过早。