台积电短期内将继续在HBM封装中使用微凸点而非混合键合，并要求供应商开发5μm技术 台湾的台积电预计将暂时继续使用传统的微凸点技术，而不是混合键合，来实现连接高
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台积电短期内将继续在HBM封装中使用微凸点而非混合键合，并要求供应商开发5μm技术
台湾的台积电预计将暂时继续使用传统的微凸点技术，而不是混合键合，来实现连接高带宽存储器（HBM）与AI加速器的先进封装。鉴于相关材料的开发周期，更精细间距的微凸点预计将持续使用至HBM4后期阶段，并延伸至HBM5早期阶段。
根据9月2日材料行业消息人士透露，台积电已要求其材料和设备合作伙伴开发适用于约5微米（μm）级凸点的键合和底部填充解决方案。换言之，台积电希望目前用于先进封装的微凸点变得更短、更精细。韩国和日本供应商已开始开发，预计5μm级凸点将于2028年下半年启动量产。
目前，第三代扩展HBM（即HBM3E）的凸点高度约为15–25μm，而HBM4则接近约10μm。日本材料供应商此前表示，在15μm以下难以保证质量。因此，5μm凸点将远低于当前的认证门槛。
缩短并精细化凸点的原因在于HBM立方体的堆叠高度限制以及对更高互连密度的需求。根据JEDEC规范，HBM堆叠的最大高度为775μm。I/O连接数量持续增加，但整体堆叠仍必须保持在此高度限制内。
在台积电的先进CoWoS封装中，GPU和HBM堆叠（已由存储供应商组装）使用微凸点安装到硅中介层上。16个DRAM芯片的堆叠本身则由SK海力士和三星电子等公司在HBM封装内完成，而非由台积电执行。然而，随着加速器侧互连数量增加，用于在CoWoS中安装器件的微凸点也需要变得更短、更密集。
第一代和第二代HBM使用了相对较大的焊料凸点。随着堆叠芯片数量和I/O连接增加，微凸点在HBM3世代左右成为主流方法。SK海力士使用了其MR-MUF工艺，即在批量回流后施加液体底部填充，而三星电子则使用了TC-NCF，即在热压键合前将薄膜式底部填充置于芯片之间。
混合键合被视为下一步发展。通过消除凸点并直接键合铜焊盘，互连可以变得更薄且显著更密集。台积电已在SoIC平台下使用这项技术来堆叠逻辑芯片。然而，HBM仍使用微凸点连接到中介层。行业对放弃已证明在良率、检测和高量产方面可靠的工艺持谨慎态度。
在5μm尺度下，制造商必须同时解决无空洞底部填充、残留助焊剂以及键合对准等问题。鉴于难度水平，台积电似乎已将其材料和设备合作伙伴分配了不同的开发任务。
HBM堆叠本身的方向类似。上个月在Hot Chips 2026上，SK海力士表示其路线图将通过HBM4和HBM4E继续使用基于微凸点的MR-MUF，而不是采用混合键合。直接键合被定位为HBM5以及超过20个芯片堆叠的技术。行业观察人士认为，JEDEC将HBM堆叠最大高度从720μm提高到775μm的决定，为延长微凸点使用提供了额外空间。
一位材料行业消息人士表示：“台积电要求开发更精细微凸点，可被解读为在本代中，它打算使用更低轮廓的微凸点，而不是转向直接键合的信号。”
该消息人士补充道：“15μm以下的微凸点已有开发，但保证其质量仍具挑战性。关键难点不在于凸点本身，而是开发能够可靠支持并认证它的底部填充解决方案。”
总体总结
主题正文
- 台湾的台积电预计将暂时继续使用传统的微凸点技术，而不是混合键合，来实现连接高带宽存储器（HBM）与AI加速器的先进封装。
- 鉴于相关材料的开发周期，更精细间距的微凸点预计将持续使用至HBM4后期阶段，并延伸至HBM5早期阶段。
- 根据9月2日材料行业消息人士透露，台积电已要求其材料和设备合作伙伴开发适用于约5微米（μm）级凸点的键合和底部填充解决方案。
- 韩国和日本供应商已开始开发，预计5μm级凸点将于2028年下半年启动量产。
- 缩短并精细化凸点的原因在于HBM立方体的堆叠高度限制以及对更高互连密度的需求。
- SK海力士使用了其MR-MUF工艺，即在批量回流后施加液体底部填充，而三星电子则使用了TC-NCF，即在热压键合前将薄膜式底部填充置于芯片之间。
- 上个月在Hot Chips 2026上，SK海力士表示其路线图将通过HBM4和HBM4E继续使用基于微凸点的MR-MUF，而不是采用混合键合。
- 行业观察人士认为，JEDEC将HBM堆叠最大高度从720μm提高到775μm的决定，为延长微凸点使用提供了额外空间。