🔍英特尔押注 “1.4nm 架构变体”…… 同时评估前侧和背侧供电 📈英特尔推进 4nm 级超精细节点追赶竞争对手。 📰据行业消息，英特尔原本计划在 1.4nm
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🔍英特尔押注 “1.4nm 架构变体”…… 同时评估前侧和背侧供电
📈英特尔推进 4nm 级超精细节点追赶竞争对手。 📰据行业消息，英特尔原本计划在 1.4nm 基础工艺 14A 上采用 “PowerDirect”，该技术仅使用背侧供电（BSPDN）。 ⚖️不过有消息称，针对后续的 14A2 工艺，英特尔正在评估引入一套同时使用前侧、背侧供电的 “双侧” 架构。 🔗这一架构改动和光刻限制、随机缺陷问题直接相关，英特尔当前目标是把最底层金属互连层（M0）的间距压缩至约 21 纳米。 📢英特尔已经正式公布规划，要将芯片密度相比现有 18A 工艺提升 1.3 倍，以此追赶台积电的 N2/A14 工艺与三星的 SF2Z 工艺。 📏14A 工艺的目标 M0 间距为 28 纳米，但行业分析认为，通过类似半代工艺的优化改进，14A2 工艺会把 M0 间距进一步缩小至 21 纳米。 💰在该工艺条件下，即便需要采用两次光刻的双重图案化工艺，整体密度提升幅度依旧可观，能大幅改善单价高达数千亿韩元的高 NA EUV 设备的使用经济性。 ⚠️目前存在明显技术难题：一旦电路线条宽度缩小至 21 纳米及以下，线路会变得极度精细，互连电阻会出现指数级上升。 🔌依托早期背侧供电搭建的纳米硅通孔（nTSV）配套基础设施，仅靠自身无法承载晶体管所需的电流密度，会引发电压大幅下跌的 “IR 压降” 问题。 🧪因此行业分析判断，英特尔采用了混合供电架构：保留背侧供电网络作为主要供电路径，同时将一部分前侧金属互连线路重新分配，承担辅助供电与时钟信号传输工作，以此弥补因工艺缩放、光刻限制造成的供电裕量不足。 📉虽然这套方案会提升线路互连的复杂程度，但业内将其解读为技术妥协方案，是为实现 21 纳米工艺规格，对芯片架构做出的退让式改良设计。 ⏱️英特尔当前技术推进时间十分紧张。 🗓️按照官方技术路线规划，14A 工艺计划 2028 年启动风险试产，2029 年实现量产。 📦为此英特尔计划在今年 10 月，向外部客户发放 14A 工艺设计套件（PDK）0.9 版本，还需要在未来 18 个月内，从主要无晶圆芯片设计公司客户手中敲定确定订单。 🏭与之对比，竞争对手台积电在 2025 至 2026 年间，已经完成旗下 2nm（N2）工艺的稳定良率爬坡，并且匹配其最大客户苹果的产品发布节奏完成市场落地。 📅另外，等到英特尔 2028 年开展 14A 工艺风险试产时，台积电计划已经面向市场推出成熟的 1.4nm（A14）成品芯片。 🚀三星电子同样规划在 2027 年完成 SF2Z 工艺商业化落地，该工艺属于搭载背侧供电技术的增强型 2nm 工艺。 🏆三星的核心竞争优势，来源于其自 3nm 节点首次采用环绕栅极（GAA）结构后，多年打磨积累下来成熟的晶体管制造工艺。 🗣️一位行业从业者做出解读：英特尔在 20A、18A 工艺阶段就同步引入环绕栅极 GAA 与背侧供电 BSPDN 两套新技术，现阶段正艰难解决良率相关难题；而三星只是把背侧供电（BSPDN）叠加到已经完成验证的 2nm 环绕栅极 GAA 架构之上，对应的技术研发风险要低很多。
总体总结
主题正文
- 💰在该工艺条件下，即便需要采用两次光刻的双重图案化工艺，整体密度提升幅度依旧可观，能大幅改善单价高达数千亿韩元的高 NA EUV 设备的使用经济性。
- 🧪因此行业分析判断，英特尔采用了混合供电架构：保留背侧供电网络作为主要供电路径，同时将一部分前侧金属互连线路重新分配，承担辅助供电与时钟信号传输工作，以此弥补因工艺缩放、光刻限制造成的供电裕量不足。
- 📦为此英特尔计划在今年 10 月，向外部客户发放 14A 工艺设计套件（PDK）0.9 版本，还需要在未来 18 个月内，从主要无晶圆芯片设计公司客户手中敲定确定订单。
- 🏭与之对比，竞争对手台积电在 2025 至 2026 年间，已经完成旗下 2nm（N2）工艺的稳定良率爬坡，并且匹配其最大客户苹果的产品发布节奏完成市场落地。
- 📅另外，等到英特尔 2028 年开展 14A 工艺风险试产时，台积电计划已经面向市场推出成熟的 1.4nm（A14）成品芯片。
- 🏆三星的核心竞争优势，来源于其自 3nm 节点首次采用环绕栅极（GAA）结构后，多年打磨积累下来成熟的晶体管制造工艺。
- 🗣️一位行业从业者做出解读：英特尔在 20A、18A 工艺阶段就同步引入环绕栅极 GAA 与背侧供电 BSPDN 两套新技术，现阶段正艰难解决良率相关难题；
- 而三星只是把背侧供电（BSPDN）叠加到已经完成验证的 2nm 环绕栅极 GAA 架构之上，对应的技术研发风险要低很多。