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title: "📑中国台湾台积电（TSMC）在将高带宽存储器（HBM）与人工智能（AI）加速器相结合的先进封装业务中，预计短期内会更多沿用现有的微凸块（microbump）方案"
topic_id: 82258842584282512
created_at: 2026-09-02T13:37:04.324+0800
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type: topic
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# 📑中国台湾台积电（TSMC）在将高带宽存储器（HBM）与人工智能（AI）加速器相结合的先进封装业务中，预计短期内会更多沿用现有的微凸块（microbump）方案

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## 正文

📑中国台湾台积电（TSMC）在将高带宽存储器（HBM）与人工智能（AI）加速器相结合的先进封装业务中，预计短期内会更多沿用现有的微凸块（microbump）方案，而非混合键合（hybrid bonding）。考虑材料开发周期，预计到 HBM 第 4 代后期至第 5 代初期，才会使用更精细的微凸块。
📋根据材料行业 2 日消息，台积电已要求材料与设备合作公司开发 5 微米（μm）级接合以及底部填充胶（underfill），目标进一步缩小当前先进封装所使用的微凸块。韩国、日本供应链已经进入开发阶段，。
📐当前凸块高度参数方面，第 3 代扩展型（HBM3E）为 15‑25μm 级别，第 4 代（HBM4）已经接近 10μm。日本材料厂商此前表示，低于 15μm 的区间很难保障产品品质，。
🔍推进凸块矮化、精细化的动因来自 HBM 立方体高度上限以及触点密度。按照国际半导体标准组织（JEDEC）的规范，立方体高度上限为 775μm，输入输出触点数量持续增加，但整体高度不能超出该限值。
⚙️台积电（TSMC）的先进封装（CoWoS），是把图形芯片（GPU）和内存厂商已经堆叠完成的 HBM，依靠微凸块（microbump）贴装在硅中介层（interposer）之上。16 层堆叠本身不由台积电完成，该工序由 SK 海力士（SK Hynix）与三星（Samsung）在 HBM 内部完成。随着加速器一侧触点数量增多，CoWoS 所使用的凸块也需要做到更低、更密。
📜HBM 第一代、第二代采用尺寸偏大的焊料凸块（solder bump）完成连接。伴随堆叠层数、输入输出引脚数量增加，自第三代前后开始，微凸块成为主流方案。SK 海力士采用回流焊后注入液态底部填充胶的 MR‑MUF 工艺，三星电子使用插入薄膜型底部填充胶后热压接合的 TC‑NCF 工艺。
💡行业提及的下一技术路线为混合键合（hybrid bonding），取消凸块，铜垫直接贴合，能够实现更薄、更高密度结构。台积电在堆叠逻辑芯片时已经落地该技术（SoIC）。但 HBM 贴装至中介层一侧依旧沿用微凸块，原因在于经过良率、检测、量产验证的成熟工艺很难直接舍弃。
⚠️5μm 级别方案需要同步解决无空洞底部填充胶（underfill）、残留助焊剂（flux）、接合对位的多重难题，技术难度偏高，台积电已经将开发任务拆分交付给材料与设备合作公司。
📊HBM 堆叠的技术路线基调同样如此。上月 Hot Chips 2026 大会上，SK 海力士对外披露路线图：HBM4、HBM4E 阶段不会落地混合键合（hybrid bonding），继续沿用基于微凸块（microbump）的 MR‑MUF 工艺。直接键合（direct bonding）被列为第五代（HBM5）以及 20 层以上堆叠的后续攻关方向。市场分析认为，JEDEC 把堆叠高度上限自 720μm 上调至 775μm，为该技术路线延续创造空间。
🗣️材料行业相关人士解读称：“台积电对微凸块的开发诉求，可以理解为这一代依旧走向更精细微凸块路线，而非直接键合。目前 15μm 以下凸块开发已经推进，但良率很难把控。核心难点不在于凸块本身，而在于可以保障可靠性的底部填充材料（underfill）的开发。”

## 总体总结

主题正文
1. 📑中国台湾台积电（TSMC）在将高带宽存储器（HBM）与人工智能（AI）加速器相结合的先进封装业务中，预计短期内会更多沿用现有的微凸块（microbump）方案，而非混合键合（hybrid bonding）。
2. 考虑材料开发周期，预计到 HBM 第 4 代后期至第 5 代初期，才会使用更精细的微凸块。
3. 📋根据材料行业 2 日消息，台积电已要求材料与设备合作公司开发 5 微米（μm）级接合以及底部填充胶（underfill），目标进一步缩小当前先进封装所使用的微凸块。
4. 按照国际半导体标准组织（JEDEC）的规范，立方体高度上限为 775μm，输入输出触点数量持续增加，但整体高度不能超出该限值。
5. ⚙️台积电（TSMC）的先进封装（CoWoS），是把图形芯片（GPU）和内存厂商已经堆叠完成的 HBM，依靠微凸块（microbump）贴装在硅中介层（interposer）之上。
6. 但 HBM 贴装至中介层一侧依旧沿用微凸块，原因在于经过良率、检测、量产验证的成熟工艺很难直接舍弃。
7. ⚠️5μm 级别方案需要同步解决无空洞底部填充胶（underfill）、残留助焊剂（flux）、接合对位的多重难题，技术难度偏高，台积电已经将开发任务拆分交付给材料与设备合作公司。
8. 上月 Hot Chips 2026 大会上，SK 海力士对外披露路线图：HBM4、HBM4E 阶段不会落地混合键合（hybrid bonding），继续沿用基于微凸块（microbump）的 MR‑MUF 工艺。