--- title: "尊敬的各位专家、各位同仁： 大家好！非常荣幸在 ISCAS 2026 这一国际顶级电路与系统盛会，与全球业界精英共同探讨半导体产业的未来方向。今天，我想围绕 “" topic_id: 82255811148258842 created_at: 2026-05-25T19:57:54.639+0800 source: zsxq type: topic cssclasses: zsxq-vault --- # 尊敬的各位专家、各位同仁： 大家好！非常荣幸在 ISCAS 2026 这一国际顶级电路与系统盛会，与全球业界精英共同探讨半导体产业的未来方向。今天，我想围绕 “ - 序号：082 - 星球链接：[打开网页](https://wx.zsxq.com/group/15522451881222/topic/82255811148258842) - 附件：图片 0，音频 0，文档 0 - 音频文件：_无音频_ ## 图片 _无图片_ ## 正文 尊敬的各位专家、各位同仁： 大家好！非常荣幸在 ISCAS 2026 这一国际顶级电路与系统盛会，与全球业界精英共同探讨半导体产业的未来方向。今天，我想围绕 “后摩尔时代的半导体新路径”，分享华为六年探索的思考、实践与展望，并正式提出指导产业持续演进的新原则 ——韬（τ）定律。 一、摩尔定律的极限：产业面临双重困局 过去六十余年，半导体产业始终沿着摩尔定律的轨迹高速发展：通过几何缩微（持续缩小晶体管物理尺寸），每 18-24 个月单位面积晶体管数量翻番，性能提升、成本下降。从微米到纳米，从 7nm、5nm 到 3nm，几何缩微驱动了全球数字经济的爆发式增长。 但今天，这条路径已走到物理极限与经济极限的十字路口，难以为继： 物理极限触顶：制程进入 1-2 纳米尺度，晶体管接近原子量级，量子隧穿效应导致电子失控漏电，发热呈指数级上升，传统 “开关” 功能失效；材料缺陷、互连延迟、功耗密度等问题彻底颠覆原有设计逻辑。 经济极限崩塌：3nm 制程设计成本超 10 亿美元，单次流片费用超 5 亿美元；2nm 及以下工艺的研发与制造成本呈指数级攀升，投入产出比严重失衡，仅少数企业能承担，产业创新活力被抑制。 需求与供给严重错配：AI、云计算、自动驾驶、物联网等新兴领域对算力、能效、带宽的需求呈指数级增长，而几何缩微放缓导致性能提升幅度大幅收窄，“性能饥渴” 与 “工艺瓶颈” 的矛盾日益尖锐。 全球半导体产业正站在历史转折点：修补摩尔定律无济于事，延续几何缩微是死胡同，我们必须跳出固有思维，探索一条全新、可持续、可规模化的演进路径。 二、韬（τ）定律：以 “时间缩微” 替代 “几何缩微” 基于六年技术攻坚与产业实践，华为正式提出韬（τ）定律——以 “时间缩微” 替代 “几何缩微”，以系统性降低时间常数 τ 为核心目标，通过逻辑折叠、全栈协同、系统重构等创新技术，持续压缩信号传播时延，实现晶体管密度、性能、能效的同步跃升，构建后摩尔时代半导体与电子系统的全新演进体系。 （一）核心内涵：从 “缩尺寸” 到 “缩时间” 摩尔定律：核心是几何缩微（缩小晶体管尺寸、减小面积），追求 “空间密度”； 韬定律：核心是时间缩微（降低信号传播时延、减小时间常数 τ），追求 “时间效率”。 时间常数 τ（τ=RC，R 为电阻、C 为电容）是决定电路响应速度、信号延迟、功耗的核心物理量。韬定律的本质，是贯穿器件、电路、芯片、系统全层级，系统性降低 τ 值，让信号跑得更快、电路响应更短、系统能效更高，最终在不依赖极致几何缩微的前提下，实现性能与密度的持续演进。 （二）多层级协同优化体系：四大核心维度 韬定律不是单一技术，而是覆盖器件、电路、芯片、系统的全栈式创新架构，四大维度层层递进、协同增效： 1. 器件层面：物理底层降 τ，夯实基础 通过优化晶体管结构、材料与互连方案，从源头降低器件级时间常数 τ： 优化晶体管沟道、掺杂与接触电阻，降低 R 值； 采用高 k 介质、低寄生电容结构，降低 C 值； 创新互连材料（如铜互连、石墨烯互连），减少互连 RC 延迟； 探索二维半导体、宽禁带半导体等新材料，突破硅基物理限制。 2. 电路层面：逻辑折叠（Logic Folding），突破平面极限 逻辑折叠是韬定律的核心标志性技术，彻底打破传统芯片平面布局的物理边界： 将传统二维平面电路，通过三维立体折叠、垂直互连，把分散的逻辑单元 “堆叠” 起来； 显著缩短关键路径走线长度（减少 50%-80%），大幅降低信号传播的 RC 负载； 在相同面积下，晶体管密度提升 2-5 倍，电路性能提升 30%-100%，功耗降低 40% 以上； 2026 年秋季发布的新一代麒麟芯片，将全球首发商用逻辑折叠技术，实现旗舰芯片性能的跨越式提升。 3. 芯片层面：软硬芯全栈协同，释放系统潜能 以 “软件 - 架构 - 芯片” 全栈协同设计为核心，基于实际工作负载优化指令流与数据流： 架构创新：采用异构计算、存算一体、近内存计算等架构，打破 “内存墙” 与 “功耗墙”； 软件定制：针对 AI、手机、服务器等场景，优化编译器、指令集与调度算法，提升并行度； 芯片优化：根据软件负载，定制化设计 IP 核、流水线与互连网络，实现端到端执行时间最小化。 4. 系统层面：灵衢总线（Lingqu Bus），重构互联体系 定义全新的灵衢总线协议，重构计算系统互联架构： 实现超节点统一内存编址与原生内存语义，减少数据搬运开销； 提升系统带宽、降低通信时延（减少 60% 以上），支持万级节点高效互联； 适配 AI 集群、数据中心、边缘计算等多场景，构建高效能、低功耗的新一代计算系统。 三、六年实践：韬定律从理论到落地，已量产 381 款芯片 自 2020 年起，华为基于韬定律核心思想，开启全栈技术研发与产品落地，六年累计设计并量产 381 款芯片，覆盖智能手机、AI 计算、服务器、物联网、汽车电子等千行百业，实现规模化商用验证： （一）核心成果 性能与密度突破：基于韬定律的芯片，在 14nm/7nm 成熟工艺下，实现接近 5nm/3nm 的性能表现；预计到 2031 年，高端芯片晶体管密度将等效 1.4nm 制程水平，彻底摆脱对极致 EUV 工艺的依赖。 能效大幅提升：通过全层级降 τ，芯片能效比提升2-3 倍，AI 训练 / 推理、手机续航、服务器功耗等关键指标达到行业领先。 规模化商用：381 款芯片已全面商用，服务全球超 10 亿用户；其中手机 SoC、AI 芯片、服务器 CPU、车载芯片等核心产品，已成为行业标杆。 （二）典型案例 智能手机芯片：新一代麒麟芯片（2026 年秋季发布），采用逻辑折叠技术，CPU/GPU 性能提升 40%，能效提升 35%，晶体管密度等效 3nm 工艺，无需依赖先进制程即可实现旗舰级体验。 AI 计算芯片：昇腾系列 AI 芯片，基于韬定律 “灵衢总线 + 存算一体” 架构，训练算力达 PFLOPS 级，能效比远超同类产品，已广泛应用于全球 AI 数据中心。 服务器芯片：鲲鹏系列 CPU，通过软硬芯协同优化，多核性能提升 50%，功耗降低 30%，适配云计算与企业级服务器场景。 四、产业价值：韬定律开辟三条新赛道，重构全球格局 韬定律不仅是技术突破，更重构了半导体产业的价值逻辑与竞争格局，开辟三条可持续发展的新赛道： （一）成熟工艺 “挖潜” 赛道 无需依赖 3nm/2nm 等极致先进制程，通过逻辑折叠、全栈协同，让 14nm/7nm 成熟工艺发挥出 5nm/3nm 的性能潜力，大幅降低研发与制造成本，解决先进制程 “卡脖子” 难题，为全球中小企业提供创新机会。 （二）系统级创新赛道 从 “单一芯片性能竞争” 转向 “全系统能效竞争”，推动产业从 “制程驱动” 向 “架构 + 软件 + 芯片协同驱动” 转型，释放系统级创新红利，适配 AI、自动驾驶等新兴场景需求。 （三）开放合作生态赛道 韬定律是开放、兼容、可扩展的技术体系，不封闭、不排他，欢迎全球企业、科研机构、高校共同参与技术研发、标准制定与生态建设，构建 “开放合作、互利共赢” 的全球半导体产业新生态。 五、未来展望：开放合作，共筑后摩尔时代新生态 后摩尔时代，没有任何一家企业能独善其身，也没有任何一条路径能单打独斗。韬定律的落地与推广，离不开全球产业链、供应链、创新链的协同发力。 华为的愿景是：以韬定律为共识，联合全球科学家、工程师、产业伙伴，共同攻克器件、材料、架构、软件等关键技术，共建开放标准与生态，让半导体技术持续进步，让数字经济惠及全球每一个人。 在此，我郑重呼吁： 开放技术合作：华为愿开放韬定律核心技术框架、逻辑折叠 IP、灵衢总线协议等，与全球伙伴联合研发、共享成果； 共建产业生态：携手打造 “韬定律产业联盟”，制定统一技术标准、测试规范与接口协议，推动技术规模化落地； 培养创新人才：联合全球高校与科研机构，开设后摩尔时代半导体技术课程，培养跨学科、复合型创新人才。 各位同仁，半导体产业是数字经济的基石，是人类科技进步的核心动力。摩尔定律的时代落幕，但创新永不落幕；几何缩微的路径走到尽头，但时间缩微的新路径已开启。 华为愿以开放、包容、共赢的姿态，与全球产业伙伴一道，共同探索、实践、完善韬定律，携手开创后摩尔时代半导体产业的新篇章，为全球科技进步与人类文明发展贡献中国智慧与中国力量！ 谢谢大家！ ## 总体总结 主题正文 1. 过去六十余年，半导体产业始终沿着摩尔定律的轨迹高速发展：通过几何缩微（持续缩小晶体管物理尺寸），每 18-24 个月单位面积晶体管数量翻番，性能提升、成本下降。 2. 需求与供给严重错配：AI、云计算、自动驾驶、物联网等新兴领域对算力、能效、带宽的需求呈指数级增长，而几何缩微放缓导致性能提升幅度大幅收窄，“性能饥渴” 与 “工艺瓶颈” 的矛盾日益尖锐。 3. 基于六年技术攻坚与产业实践，华为正式提出韬（τ）定律——以 “时间缩微” 替代 “几何缩微”，以系统性降低时间常数 τ 为核心目标，通过逻辑折叠、全栈协同、系统重构等创新技术，持续压缩信号传播时延，实现晶体管密度、性能、能效的同步跃升，构建后摩尔时代半导体与电子系统的全新演进体系。 4. 自 2020 年起，华为基于韬定律核心思想，开启全栈技术研发与产品落地，六年累计设计并量产 381 款芯片，覆盖智能手机、AI 计算、服务器、物联网、汽车电子等千行百业，实现规模化商用验证： 5. 预计到 2031 年，高端芯片晶体管密度将等效 1.4nm 制程水平，彻底摆脱对极致 EUV 工艺的依赖。 6. 智能手机芯片：新一代麒麟芯片（2026 年秋季发布），采用逻辑折叠技术，CPU/GPU 性能提升 40%，能效提升 35%，晶体管密度等效 3nm 工艺，无需依赖先进制程即可实现旗舰级体验。 7. 无需依赖 3nm/2nm 等极致先进制程，通过逻辑折叠、全栈协同，让 14nm/7nm 成熟工艺发挥出 5nm/3nm 的性能潜力，大幅降低研发与制造成本，解决先进制程 “卡脖子” 难题，为全球中小企业提供创新机会。 8. 从 “单一芯片性能竞争” 转向 “全系统能效竞争”，推动产业从 “制程驱动” 向 “架构 + 软件 + 芯片协同驱动” 转型，释放系统级创新红利，适配 AI、自动驾驶等新兴场景需求。