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title: "📑 🧩 1、5 月 14 日，台积电技术论坛张晓强表示，AI 芯片三层蛋糕分为：运算、异质整合与 3D IC、光子与光互联。 ✨ 其全球首款采用 COUPE 技"
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# 📑 🧩 1、5 月 14 日，台积电技术论坛张晓强表示，AI 芯片三层蛋糕分为：运算、异质整合与 3D IC、光子与光互联。 ✨ 其全球首款采用 COUPE 技

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## 正文

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🧩 1、5 月 14 日，台积电技术论坛张晓强表示，AI 芯片三层蛋糕分为：运算、异质整合与 3D IC、光子与光互联。
✨ 其全球首款采用 COUPE 技术的 200Gbps MRM 已于今年开始生产，并已实现低于一亿分之一的比特误码率。
⚡ 相较传统铜线，；若进一步与封装平台深度整合，能效甚至可提升至 10 倍，延迟降低 20 倍，成为未来 AI 数据中心的重要基础技术。
💬 在论坛期间，张晓强还表示 “。”
🔍 2、第一 / 二层关注点仍在晶体管密度、海岸线密度、异质异构，解决方式为经典半导体工艺，落脚点为制程设备。
⚙️ 制程微缩至 18A/16A/14A 领域，摩尔定律放缓但有效。
📊 目前全球最大 5.5 倍光罩尺寸 CoWoS 已正式量产，且良率已达 98%；2028 年推出 14 倍光罩，整合 20 颗 HBM；2029 年超过 14 倍光罩，支持整合 24 颗 HBM。
🔗 此外，海岸线密度问题也将推动台积电从 2.5D 走向 3D，进一步提升 I/O 密度。
🔧 堆叠 / 键合越来越重要，CMP 设备重要性显著提升。
🌐 3、第三层关注点在全光互联，解决方式为 COUPE 平台，落脚点为 CPO/OIO。
💡 将芯片做大做复杂后，立马衍生出新的问题：如何互联。
🔌 单颗芯片内部仍可以通过 die to die 或者预埋 LSI 互联，但单芯片面积到 14 倍光罩后，海岸线密度不够、Serdes 功耗大与放置空间小、铜线传输距离短损耗大等问题凸显。
📶 单芯片如论做多大，提升空间也在 10 倍以内，其集群性能仍弱于万卡 / 十万卡互联，芯片间互联仍需要全光互联。
🔬 
🚀 COUPE 平台的发展几乎可以等同 CPO/OIO 的发展，产业近期边际进展加速，。
📊 按照 GTC 标准 pod 1152 卡 GPU 配比 72 台 CPO 交换器，1000 万颗芯片出货量，将对应 62.5 万台 Spectrum CPO 交换机。
📌 4、第一 / 二层蛋糕推荐 CMP 半导体设备；第三层蛋糕推荐 CPO 价值量升级方向：DFAU、保偏光纤。

## 总体总结

主题正文
1. 🧩 1、5 月 14 日，台积电技术论坛张晓强表示，AI 芯片三层蛋糕分为：运算、异质整合与 3D IC、光子与光互联。
2. ✨ 其全球首款采用 COUPE 技术的 200Gbps MRM 已于今年开始生产，并已实现低于一亿分之一的比特误码率。
3. 若进一步与封装平台深度整合，能效甚至可提升至 10 倍，延迟降低 20 倍，成为未来 AI 数据中心的重要基础技术。
4. 🔍 2、第一 / 二层关注点仍在晶体管密度、海岸线密度、异质异构，解决方式为经典半导体工艺，落脚点为制程设备。
5. 🌐 3、第三层关注点在全光互联，解决方式为 COUPE 平台，落脚点为 CPO/OIO。
6. 🔌 单颗芯片内部仍可以通过 die to die 或者预埋 LSI 互联，但单芯片面积到 14 倍光罩后，海岸线密度不够、Serdes 功耗大与放置空间小、铜线传输距离短损耗大等问题凸显。
7. 📶 单芯片如论做多大，提升空间也在 10 倍以内，其集群性能仍弱于万卡 / 十万卡互联，芯片间互联仍需要全光互联。
8. 📊 按照 GTC 标准 pod 1152 卡 GPU 配比 72 台 CPO 交换器，1000 万颗芯片出货量，将对应 62.5 万台 Spectrum CPO 交换机。